IS215UCVEM09B

Cadence公司成就電子設(shè)計(jì)技術(shù)創(chuàng)新，并在創(chuàng)建當(dāng)今集成電路和電子產(chǎn)品中發(fā)揮核心作用。我們的客戶采用Cadence的軟件、硬件、IP、設(shè)計(jì)服務(wù)，設(shè)計(jì)和驗(yàn)證用于消費(fèi)電子、網(wǎng)絡(luò)和通訊設(shè)備以及計(jì)算機(jī)系統(tǒng)中的半導(dǎo)體器件。公司總部位于美國(guó)加州圣荷塞市，在各地均設(shè)有銷售辦事處、設(shè)計(jì)中心和研究機(jī)構(gòu)，以服務(wù)于電子產(chǎn)業(yè)。在工業(yè)生產(chǎn)自動(dòng)化系統(tǒng)中，通過(guò)計(jì)算機(jī)視覺和圖像處理技術(shù)來(lái)實(shí)現(xiàn)產(chǎn)品的質(zhì)量監(jiān)測(cè)和控制，已逐漸成為一種有效的應(yīng)用技術(shù)。線陣CCD 圖像傳感器廣泛地應(yīng)用于產(chǎn)品尺寸測(cè)量和分類、非接觸尺寸測(cè)量、條形碼、形態(tài)識(shí)別等眾多領(lǐng)域。在圖像檢測(cè)系統(tǒng)中，應(yīng)具備一個(gè)高速的子圖像提取和輸出模塊，本文采用FPGA 器件EP3C25F256C8 和CCD 線陣圖像傳感器RL1024P，實(shí)現(xiàn)線陣CCD 圖像檢測(cè)系統(tǒng)中的子圖像提取和輸出功能。

　　1 子圖像提取模塊的設(shè)計(jì)

　　子圖像提取模塊的功能可描述為：采用FPGA 器件實(shí)現(xiàn)，根據(jù)串行輸入的黑白圖像和同步信號(hào)，提取該圖像中設(shè)定尺寸大小的子圖像。假設(shè)輸入圖像大小為i * j，某一像素點(diǎn)的坐標(biāo)位置為（X，Y），要取出子圖像的大小為m * n，則用c 代碼描述為：for（b=0;b《j ; b++）{for （a=0;a《i; a++）{ // 取出Xa，Yb 到 Xa+m，Yb+n 的子圖像；} }

　　根據(jù)系統(tǒng)設(shè)計(jì)的要求，線陣CCD 圖像采集模塊采用串行的方式輸出1×1024 像素的一行圖像，子圖像提取模塊接收該圖像數(shù)據(jù)、緩沖、再輸出16×16 像素的子圖像。子圖像提取模塊的外部端口，如圖1 所示。主要信號(hào)有：像素同步時(shí)鐘信號(hào)CCD_CLK、像素?cái)?shù)據(jù)CCD_DATA、當(dāng)前輸入像素的坐標(biāo)CCD_ADDR［90］ ;另外，N_RST 和SYS_CLK 為系統(tǒng)提供的復(fù)位信號(hào)和處理時(shí)鐘信號(hào)。其中，每個(gè)CCD_CLK 的上升沿出現(xiàn)時(shí)CCD_DATA 像素有效，且該像素所在的位置為CCD_ADDR［90］ 值。

　　子圖像提取模塊的設(shè)計(jì)

　　為了實(shí)現(xiàn)每個(gè)CCD_CLK 周期內(nèi)均輸出一個(gè)子圖像，SYS_CLK應(yīng)該為CCD_CLK 的10 倍左右。

　　本文采用“圖像轉(zhuǎn)置緩沖區(qū)”的方法來(lái)實(shí)現(xiàn)子圖像提取模塊?！皥D像轉(zhuǎn)置緩沖區(qū)”是一個(gè)按行寫入（更新）、按列讀出的一個(gè)RAM 緩沖區(qū)。在FPGA 內(nèi)部設(shè)置一個(gè)1024 個(gè)單元的RAM 緩沖區(qū)，每個(gè)單元的位寬為16bits.線陣CCD 采集模塊輸出的線陣圖像與子圖像的關(guān)系，如圖2 所示。其中，第0 行表示圖像的當(dāng)前行，第N 行為歷史行，每行有1024 個(gè)像素，按照p0 至p1023 的像素順序輸出。假設(shè)當(dāng)前CCD_CLK 輸入的像素為第0行的p16 像素，則其對(duì)應(yīng)的16X16 子圖像為圖中的陰影部分。

　　線陣圖像與子圖像的關(guān)系  “圖像轉(zhuǎn)置緩沖區(qū)”RAM 塊存儲(chǔ)圖像的結(jié)構(gòu)

　　“圖像轉(zhuǎn)置緩沖區(qū)”RAM 塊存儲(chǔ)圖像的結(jié)構(gòu)，如圖3 所示。

　　RAM 塊共有1024 個(gè)單元，每個(gè)單元為16 位的寬度，可存放近的16 行圖像數(shù)據(jù)。對(duì)比圖2 和圖3，可以發(fā)現(xiàn)，RAM 塊的地址編號(hào)相當(dāng)于線陣CCD 圖像的某一行像素的位置，某個(gè)RAM單元的位D15 ~ D0 對(duì)應(yīng)某一列的近16 個(gè)像素，相當(dāng)于對(duì)線陣圖像轉(zhuǎn)置后再存放到RAM 塊中。對(duì)RAM 緩沖區(qū)進(jìn)行寫操作時(shí)，由于線陣CCD 圖像的數(shù)據(jù)是按行逐位輸入的，每個(gè)CCD_CLK 時(shí)鐘上升沿出現(xiàn)時(shí)，僅需更新RAM 緩沖區(qū)中當(dāng)前像素對(duì)應(yīng)的比特，因此在邏輯上是根據(jù)圖像按行寫入RAM 區(qū)的。在FPGA器件中，可設(shè)計(jì)一個(gè)狀態(tài)機(jī)來(lái)實(shí)現(xiàn)“圖像轉(zhuǎn)置緩沖區(qū)”的讀寫操作，如圖4 所示。

　　圖像轉(zhuǎn)置RAM讀寫狀態(tài)

　　子圖像提取模塊輸出的子圖像有256 個(gè)像素，在FPGA 內(nèi)部通過(guò)寄存器暫存上一個(gè)輸出的子圖像；當(dāng)更新RAM 區(qū)的某個(gè)像素時(shí)，把16X16 的滑動(dòng)窗口向右移動(dòng)一列像素的位置，把滑動(dòng)窗口內(nèi)的數(shù)據(jù)作為輸出，就可以得到新的子圖像。

　　2 設(shè)計(jì)仿真

　　在本文的設(shè)計(jì)仿真中，由于用到圖像文件的解析和圖像顯示，因此借助MATLAB 和Modelsim 軟件，通過(guò)文件讀寫的方式實(shí)現(xiàn)的聯(lián)合仿真，可使仿真處理更加便捷和直觀。其中，MATLAB 用來(lái)把圖像文件轉(zhuǎn)換為輸入的像素，以及顯示輸出的子圖像；Modelsim 用來(lái)仿真和驗(yàn)證FPGA 設(shè)計(jì)是否正確。

　　本文使用MATLAB 和Modelsim 進(jìn)行聯(lián)合仿真，主要有以下三個(gè)步驟。第一步，在MATLAB 中編寫m 文件，讀取bmp 位圖文件并把像素?cái)?shù)據(jù)寫入文件datain.txt 中，作為ModelSim仿真的輸入激勵(lì)信號(hào)。第二步，在ModelSim 中，用VHDL 編寫Testbench 測(cè)試文件，讀取datain.txt 文件，產(chǎn)生與CCD_CLK 同步的像素信號(hào)；編寫DO 文件進(jìn)行自動(dòng)化仿真，再把仿真輸出的子圖像數(shù)據(jù)保存在dataout.txt 文件中。第三步，在MATLAB 中編寫m 文件，解析dataout.txt 文件，依次顯示為16×16 的黑白圖片序列，確定仿真結(jié)果是否正確。本設(shè)計(jì)仿真輸入的圖像及輸出的子圖像序列，如圖5 所示。從仿真結(jié)果可知，設(shè)計(jì)方法是正確的，仿真結(jié)果符合設(shè)計(jì)功能的要求。

　　仿真輸入的圖像及輸出的子圖像序列由于數(shù)字混頻后I和Q分別含4個(gè)支路，為實(shí)現(xiàn)濾波算法的并行處理，需要對(duì)各自的濾波器系數(shù)進(jìn)一步做四相分解，以得到各支路系數(shù)。這樣實(shí)際上對(duì)系數(shù)完成了八相分解，因此濾波器系數(shù)的個(gè)數(shù)N應(yīng)該為8的倍數(shù)。系數(shù)八相分解后，4個(gè)I支路的濾波器系數(shù)分別為2 8m h + 、4 8m h + 、6 8m h + 和8 8m h + ，4個(gè)Q支路的濾波器系數(shù)分別為1 8m h + 、3 8m h + 、5 8m h + 和7 8m h + ，其中m = 0，1，…， N / 8 ？1.

　　系數(shù)分解完成后，根據(jù)各支路多相濾波結(jié)構(gòu)，在SysGen中采用FIR Compiler IP核實(shí)現(xiàn)算法設(shè)計(jì)?？紤]到FPGA中除了實(shí)現(xiàn)超寬帶數(shù)字下變頻算法外，還包含接口與通訊、高速數(shù)據(jù)打包傳輸?shù)裙δ埽?jié)省數(shù)字下變頻算法在FPGA中的資源占用，兩種信號(hào)帶寬的濾波器采用系數(shù)重加載方式實(shí)現(xiàn)，其加載時(shí)序如圖4所示。

　　FIR Compiler系統(tǒng)加載時(shí)序

　　以I路的一個(gè)支路為例，SysGen中實(shí)現(xiàn)多相濾波的算法結(jié)構(gòu)如圖5所示，4路濾波輸出求和過(guò)程同時(shí)實(shí)現(xiàn)了數(shù)字混頻算法的加減運(yùn)算。其余I支路以及Q路各支路濾波設(shè)計(jì)與此類似，僅延時(shí)有所不同，此處不再贅述。

　　并行多相濾波算法實(shí)現(xiàn)

　　經(jīng)多相濾波處理后，I/Q分別得到并行4路、速率為200MHz的基帶信號(hào)，將各自支路信號(hào)按順序組合，即獲得等效速率為800MHz的I/Q數(shù)據(jù)，也就實(shí)現(xiàn)了對(duì)600MHz帶寬信號(hào)的數(shù)字下變頻設(shè)計(jì)。

　　3.4 數(shù)據(jù)抽取

　　由于數(shù)字混頻和多相濾波后的信號(hào)已完成了2倍抽取，要實(shí)現(xiàn)4倍抽取只需在此基礎(chǔ)上再進(jìn)行2倍抽取即可。考慮到后續(xù)數(shù)據(jù)處理的一致性，4倍抽取后的I/Q信號(hào)仍需要包含4個(gè)支路，選取各自多相濾波后的第1、3支路分別進(jìn)行2倍抽取，SysGen算法實(shí)現(xiàn)如圖6示。抽取后得到并行4路、速率為100MHz的基帶I/Q信號(hào)，將各自支路信號(hào)按順序組合即實(shí)現(xiàn)對(duì)350MHz帶寬信號(hào)的數(shù)字下變頻。

　　數(shù)據(jù)抽取算法實(shí)現(xiàn)

　　4.仿真應(yīng)用

　　以350MHz帶寬的線性調(diào)頻信號(hào)為例，數(shù)字中頻信號(hào)和數(shù)字下變頻仿真結(jié)果如圖7示。從圖中看出，以并行多相濾波結(jié)構(gòu)為基礎(chǔ)的算法實(shí)現(xiàn)了數(shù)字中頻信號(hào)的基帶變換，且數(shù)字下變頻后信號(hào)帶內(nèi)平坦度較好，滿足工程應(yīng)用需求。

　　數(shù)字下變頻仿真結(jié)果

　　限于本文中的采樣率和并行處理結(jié)構(gòu)，F(xiàn)PGA的運(yùn)行時(shí)鐘僅為200MHz，這對(duì)的FPGA來(lái)說(shuō)并不算困難。而對(duì)于更高速率的中頻采樣系統(tǒng)，只要FPGA的處理速度可以接受，那么仍然可以采用本文的算法結(jié)構(gòu)實(shí)現(xiàn)。通過(guò)FPGA的多重配置可以有效地精簡(jiǎn)控制結(jié)構(gòu)的設(shè)計(jì)，同時(shí)可以用邏輯資源較少的FPGA器件實(shí)現(xiàn)需要很大資源才能實(shí)現(xiàn)的程序。以Virtex5系列開發(fā)板和配置存儲(chǔ)器SPI FLASH為基礎(chǔ)，從硬件電路和軟件設(shè)計(jì)兩個(gè)方面對(duì)多重配置進(jìn)行分析，給出了多重配置實(shí)現(xiàn)的具體步驟，對(duì)實(shí)現(xiàn)復(fù)雜硬件設(shè)計(jì)工程有的參考價(jià)值。

關(guān)鍵詞：SPI FlashFPGA

　　現(xiàn)代硬件設(shè)計(jì)規(guī)模逐漸增大，單個(gè)程序功能越來(lái)越復(fù)雜，當(dāng)把多個(gè)功能復(fù)雜的程序集成到一個(gè)FPGA上實(shí)現(xiàn)時(shí)，由于各個(gè)程序的數(shù)據(jù)通路及所占用的資源可能沖突，使得FPGA控制模塊的結(jié)構(gòu)臃腫，影響了整個(gè)系統(tǒng)工作效率。

　　通過(guò)FPGA的多重配置可以有效地精簡(jiǎn)控制結(jié)構(gòu)的設(shè)計(jì)，同時(shí)可以用邏輯資源較少的FPGA器件實(shí)現(xiàn)需要很大資源才能實(shí)現(xiàn)的程序。以Virtex5系列開發(fā)板和配置存儲(chǔ)器SPI FLASH為基礎(chǔ)，從硬件電路和軟件設(shè)計(jì)兩個(gè)方面對(duì)多重配置進(jìn)行分析，給出了多重配置實(shí)現(xiàn)的具體步驟，對(duì)實(shí)現(xiàn)復(fù)雜硬件設(shè)計(jì)工程有的參考價(jià)值。

　　0引言

　　現(xiàn)代硬件程序設(shè)計(jì)規(guī)模越來(lái)越大，功能越來(lái)越復(fù)雜，當(dāng)多個(gè)應(yīng)用程序同時(shí)在一個(gè)硬件平臺(tái)上實(shí)現(xiàn)時(shí)，各個(gè)程序的資源使用和數(shù)據(jù)通路可能會(huì)沖突，這增加了控制電路設(shè)計(jì)的復(fù)雜程度，給開發(fā)人員增加了工作量和開發(fā)難度。通過(guò)多重配置，可以將多個(gè)應(yīng)用程序根據(jù)需要分時(shí)加載到FPGA中，不僅精簡(jiǎn)了電路設(shè)計(jì)，而且使系統(tǒng)更加靈活。FPGA多重配置的特點(diǎn)可以讓特定條件下的用戶選擇片上資源不多的FPGA去實(shí)現(xiàn)需要很多資源FPGA才能實(shí)現(xiàn)的功能，這大大降低了開發(fā)費(fèi)用，同時(shí)提高了FPGA的利用率。

　　Xilinx公司Virtex5系列的FPGA具有多重配置的特性，允許用戶在不掉電重啟的情況下，根據(jù)不同時(shí)刻的需求，可以從FLASH中貯存的多個(gè)比特文件選擇加載其中的一個(gè)，實(shí)現(xiàn)系統(tǒng)功能的變換。

　　1總體設(shè)計(jì)

　　當(dāng)FPGA完成上電自動(dòng)加載初始化的比特流后，可以通過(guò)觸發(fā)FPGA內(nèi)部的多重啟動(dòng)事件使得FPGA從外部配置存儲(chǔ)器（SPI FLASH）指定的地址自動(dòng)下載一個(gè)新的比特流來(lái)重新配置。FPGA的多重配置可以通過(guò)多種方式來(lái)實(shí)現(xiàn)。本文采用的是基于ICAP核的狀態(tài)機(jī)編碼方式。通過(guò)調(diào)用Xilinx自帶的ICAP核，編寫狀態(tài)機(jī)按照的指令流程對(duì)ICAP核進(jìn)行不斷的配置，可以控制FPGA重新配置。這種方式可以在源代碼中加很多注釋，讓后來(lái)的開發(fā)者很清楚地明白ICAP核指令流順序，以及多重配置地址計(jì)算方法，是一種簡(jiǎn)單實(shí)用的實(shí)現(xiàn)方法。

RS3 01984-1490-0003 ANALOG OUTPUT FIC NON ISOLATED

RS3 01984-1490-0003 ANALOG OUTPUT FIC NON ISOLATED

RS3 01984-1490-0003 ANALOG OUTPUT FIC NON ISOLATED

RS3 01984-1490-0003 ANALOG OUTPUT FIC NON ISOLATED

RS3 01984-1490-0003 ANALOG OUTPUT FIC NON ISOLATED

RS3 01984-1490-0003 ANALOG OUTPUT FIC NON ISOLATED

RS3 01984-1490-0003 ANALOG OUTPUT FIC NON ISOLATED

RS3 01984-1490-0003 ANALOG OUTPUT FIC NON ISOLATED

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RS3 01984-1490-0003 ANALOG OUTPUT FIC NON ISOLATED

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RS3 01984-1490-0003 ANALOG OUTPUT FIC NON ISOLATED

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RS3 01984-1494-0005 MULTI LOOP PROCESSOR

RS3 01984-1502-0001 PEERWAY BUFFER

RS3 01984-1502-0001 PEERWAY BUFFER

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RS3 01984-1502-0001 PEERWAY BUFFER

RS3 01984-1502-0001 PEERWAY BUFFER

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RS3 01984-1540-0009 OI PROCESSOR

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RS3 01984-1547-0001 OI NV RAM

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RS3 01984-1598-0001 4 MEG NV BUBBLE MEM

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RS3 01984-2137-0008 OI PROCESSOR 1 MEG

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RS3 01984-2298-0001 POWER SUPPLY

RS3 01984-2298-0001 POWER SUPPLY

RS3 01984-2347-0021 NV MEMORY

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RS3 01984-2386-0005 KEYBOARD

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RS3 01984-2402-0001 INTERFACE R5422-R5232

RS3 01984-2445-0001 MULTI STRATEGY MOTHERBOARD FLEX

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RS3 01984-2500-0005 CONTROLLER SERIAL 1/O

RS3 01984-2503-0001 OI GRAPHICS VIDEO GEN

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RS3 01984-2512-0003 ANALOG MARSHALLING PANEL

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RS3 01984-2518-0002 FIC 4-20 mA 2In/1Out

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RS3 01984-2526-0002 SIO RACK MINT CD CAGE

RS3 01984-2543-0001 COMMUNICATIONS CONNECT III

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RS3 01984-2546-0002 PULSE I/O

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RS3 01984-2551-0001 OUTPUT BYPASS CARD

RS3 01984-2597-0001 ANALOG I/O CAGE MOTHERBOARD

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RS3 01984-2731-0001 FIC RTD/TC

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RS3 01984-2759-0008 OI PROCESSOR III

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RS3 01984-3100-0001R QUANTUM HARD DRIVE

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RS3 01984-3202-0010 OI PROSSESOR V

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